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发表于 2006-10-24 15:28:05

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标签： verilog  hdl  

#0延迟

     内部赋值延时是0 (#0) 和无内部赋值延时并不一样,它和没有延时的非阻塞性赋值也不一样,#0 表示在当前所有挂起的事件赋值完成后但在非阻塞性赋值进行前执行的事件,无内部赋值延时的非阻塞性赋值和内部赋值延时是#0 的延时一样. 

系统分类: CPLD/FPGA   |   用户分类: 学习笔记   |   来源: 无分类   |   【推荐给朋友】

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