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发表于 2008-1-16 19:34:27

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Verilog HDL学习记录（一）

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Verilog HDL学习记录（一）
发表于 2007-11-21 21:19:34
看书的理解情况，简单记录以下吧。可能会很浅薄，只为自己做个笔记了。
Verilog HDL的历史，就不记了。
（1）Verilog程序由模块构成 ，module和endmoudule两个关键字之间内嵌程序实现特定功能，模块可以层次嵌套。
（2）每个模块首先要定义端口，说明input，output或inout。
（3）除少数endmodule语句外，每个语句最后必须有分号。
4，每个程序包括4个主要部分，模块声明，端口定义，信号类型说明和逻辑功能描述。

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